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E.調(diào)節(jié)CPU倍頻在北橋寄存器上也可以體現(xiàn)出來(lái)，但北橋芯片廠商出于穩(wěn)定性考慮，往往把這一項(xiàng)設(shè)置為不可調(diào)節(jié)。
關(guān)于CPU方面的調(diào)節(jié)還有電壓和外頻調(diào)節(jié)。目前幾乎所有的主板在BIOS中都可以很方便的調(diào)節(jié)，不贅述。
2.關(guān)于內(nèi)存的北橋寄存器的修改
A．關(guān)于內(nèi)存設(shè)計(jì)的幾個(gè)方面
我們以目前應(yīng)用廣泛的184pin DDR內(nèi)存為例。
DDR一個(gè)很重要的方面就是使用了Delay-Locked Loop (DLL，延時(shí)鎖定回路即數(shù)據(jù)瑣向環(huán)，鎖定和調(diào)整內(nèi)部時(shí)鐘)來(lái)提供數(shù)據(jù)濾波信號(hào)（DataStrobe signal）。
數(shù)據(jù)有效時(shí)，存儲(chǔ)控制器使用這個(gè)數(shù)據(jù)濾波信號(hào)來(lái)精確定位數(shù)據(jù)。每16位做一次輸出（內(nèi)存核心中的I/O寄存器在時(shí)鐘信號(hào)上升沿時(shí)輸出8位數(shù)據(jù)，在下降沿同樣輸出8位數(shù)據(jù)，數(shù)據(jù)在時(shí)鐘的上升沿和下降沿都可以讀�。⑶彝絹�(lái)自不同的雙存儲(chǔ)器模塊的數(shù)據(jù)。
DQS（Bi-directional Data Strobe雙向數(shù)據(jù)控制引腳）指針在讀周期由DDR發(fā)送，在寫(xiě)周期由控制器發(fā)送。
輸入輸出數(shù)據(jù)均參照DQS信號(hào)，用于數(shù)據(jù)對(duì)齊。DDR DRAM以差動(dòng)時(shí)鐘信號(hào)工作，使噪音干擾最小。 同時(shí)，DDR讓內(nèi)存控制器每一組DQ/DQS/DM與DIMM上的顆粒相接時(shí)，維持相同的負(fù)載，這樣就減少了對(duì)主板的影響。
每個(gè)DIMM（DIMM，Dual In-line Memory Module雙面引腳內(nèi)存）槽最大支持的內(nèi)存數(shù)值為尋址空間乘數(shù)據(jù)寬度。理論上，每個(gè)DIMM槽支持最大容量：4GB = 214 x 214 x 8 Byte。限于內(nèi)存顆粒制造工藝，目前常用的DIMM槽的內(nèi)存容量最大為1GB。
內(nèi)存引腳分為：地址引腳、數(shù)據(jù)引腳（包含校驗(yàn)位引腳）、片選等控制信號(hào)、時(shí)鐘信號(hào)。其中REGE引腳即為寄存器 (Registered) 允許信號(hào)。
B．SPD
SPD（SPD Serial Presence Detect 內(nèi)存序列存儲(chǔ)芯片），是8針TSSOP（Plastic Thin Small Outline Package）封裝的串行存儲(chǔ)EEPROM，容量2048bit。廠商用于存儲(chǔ)內(nèi)存芯片臨界時(shí)鐘參數(shù)、廠商參數(shù)相關(guān)特征參數(shù)。主板芯片組能通過(guò)SPD來(lái)準(zhǔn)確設(shè)定內(nèi)存工作狀態(tài)。每個(gè)DIMM的SPD數(shù)據(jù)讀寫(xiě)時(shí)鐘線SCL和數(shù)據(jù)線SDA共享一條總線。
在每次讀取該EEPROM的時(shí)，北橋芯片先向該芯片發(fā)送3位片選信號(hào)和8位地址信息。然后經(jīng)過(guò)多條DIMM上的SPD信息協(xié)調(diào)，然后所選DIMM上的內(nèi)存SPD芯片的信息就會(huì)被記錄在北橋內(nèi)存控制器的寄存器（Register）中。
C．Registered內(nèi)存
標(biāo)準(zhǔn)化協(xié)會(huì)定義了兩種DDR內(nèi)存。一種是無(wú)緩沖DDR DIMM，主要應(yīng)用在PC上。另一種是緩沖DDR DIMM，將PCB上PLL（Phase Locked Loop，鎖相環(huán)，調(diào)節(jié)時(shí)序、增加時(shí)鐘驅(qū)動(dòng)力）與緩存寄存器（Register）結(jié)合在一起，解決了在服務(wù)器應(yīng)用中隨著DIMM槽的增多，內(nèi)存系統(tǒng)各個(gè)引腳間的引線長(zhǎng)度會(huì)產(chǎn)生較大差別，從而導(dǎo)致信號(hào)時(shí)序會(huì)產(chǎn)生錯(cuò)位的問(wèn)題。
原理很簡(jiǎn)單，通過(guò)在內(nèi)存上添加鎖相環(huán)電路和寄存器，這樣內(nèi)存控制信號(hào)直接針對(duì)寄存器而不必直接針對(duì)數(shù)量龐大的內(nèi)存芯片。降低了控制芯片負(fù)載，提高信號(hào)的質(zhì)量，保證了數(shù)據(jù)同步。增強(qiáng)了系統(tǒng)的穩(wěn)定性，但對(duì)于單個(gè)的讀寫(xiě)訪問(wèn)，會(huì)滯后一個(gè)時(shí)鐘周期。
如下圖，內(nèi)存寄存器和鎖相環(huán)電路：
Register芯片的時(shí)鐘信號(hào)由PLL提供。PLL有一個(gè)時(shí)鐘輸入，一個(gè)Feedback反饋輸入，數(shù)個(gè)時(shí)鐘輸出和一個(gè)Feedback反饋輸出。通過(guò)調(diào)節(jié)FBin和SDRAM的時(shí)鐘相位差為零，使PLL時(shí)鐘輸入端和SDRAM的時(shí)鐘輸入端的相位差為零。PLL的兩個(gè)輸入間延遲為零，即FBin、CKin之間的相位差為零。同時(shí)所有輸出（包括FBout之間）的相位差都為零。
Register芯片時(shí)鐘輸入相位與SDRAM時(shí)鐘輸入相位的延遲，可以調(diào)節(jié)PLL到Register的走線長(zhǎng)度和輸入電容來(lái)確保正常的地址、控制信號(hào)采樣。這兩個(gè)時(shí)鐘間的延遲在設(shè)計(jì)設(shè)計(jì)過(guò)程中可以根據(jù)實(shí)際情況做出控制優(yōu)化。Register芯片的時(shí)鐘輸入相位，在Raw card的設(shè)計(jì)中一般置為與SDRAM的時(shí)鐘輸入相位相同。
PLL電路對(duì)主板產(chǎn)生的時(shí)鐘信號(hào)進(jìn)行跟蹤、鎖定，使主板時(shí)鐘電路與內(nèi)存模組保持同步，同時(shí)確保信號(hào)驅(qū)動(dòng)寄存器和內(nèi)存芯片不產(chǎn)生時(shí)鐘漂移。
例如，在AMD 760MPX芯片組搭建的SMP系統(tǒng)中，可以通過(guò)調(diào)節(jié)北橋中內(nèi)存控制電路寄存器關(guān)于ECC的設(shè)置，來(lái)決定采用普通DDR內(nèi)存還是采用Registered內(nèi)存。
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