|
| WWW.DBIT.CN 2008-7-14 8:27:12 來源:本站 編輯:東三省 |
|
|
|
E.調(diào)節(jié)CPU倍頻在北橋寄存器上也可以體現(xiàn)出來，但北橋芯片廠商出于穩(wěn)定性考慮，往往把這一項設置為不可調(diào)節(jié)。
關于CPU方面的調(diào)節(jié)還有電壓和外頻調(diào)節(jié)。目前幾乎所有的主板在BIOS中都可以很方便的調(diào)節(jié)，不贅述。
2.關于內(nèi)存的北橋寄存器的修改
A．關于內(nèi)存設計的幾個方面
我們以目前應用廣泛的184pin DDR內(nèi)存為例。
DDR一個很重要的方面就是使用了Delay-Locked Loop (DLL，延時鎖定回路即數(shù)據(jù)瑣向環(huán)，鎖定和調(diào)整內(nèi)部時鐘)來提供數(shù)據(jù)濾波信號（DataStrobe signal）。
數(shù)據(jù)有效時，存儲控制器使用這個數(shù)據(jù)濾波信號來精確定位數(shù)據(jù)。每16位做一次輸出（內(nèi)存核心中的I/O寄存器在時鐘信號上升沿時輸出8位數(shù)據(jù)，在下降沿同樣輸出8位數(shù)據(jù)，數(shù)據(jù)在時鐘的上升沿和下降沿都可以讀取），并且同步來自不同的雙存儲器模塊的數(shù)據(jù)。
DQS（Bi-directional Data Strobe雙向數(shù)據(jù)控制引腳）指針在讀周期由DDR發(fā)送，在寫周期由控制器發(fā)送。
輸入輸出數(shù)據(jù)均參照DQS信號，用于數(shù)據(jù)對齊。DDR DRAM以差動時鐘信號工作，使噪音干擾最小。 同時，DDR讓內(nèi)存控制器每一組DQ/DQS/DM與DIMM上的顆粒相接時，維持相同的負載，這樣就減少了對主板的影響。
每個DIMM（DIMM，Dual In-line Memory Module雙面引腳內(nèi)存）槽最大支持的內(nèi)存數(shù)值為尋址空間乘數(shù)據(jù)寬度。理論上，每個DIMM槽支持最大容量：4GB = 214 x 214 x 8 Byte。限于內(nèi)存顆粒制造工藝，目前常用的DIMM槽的內(nèi)存容量最大為1GB。
內(nèi)存引腳分為：地址引腳、數(shù)據(jù)引腳（包含校驗位引腳）、片選等控制信號、時鐘信號。其中REGE引腳即為寄存器 (Registered) 允許信號。
B．SPD
SPD（SPD Serial Presence Detect 內(nèi)存序列存儲芯片），是8針TSSOP（Plastic Thin Small Outline Package）封裝的串行存儲EEPROM，容量2048bit。廠商用于存儲內(nèi)存芯片臨界時鐘參數(shù)、廠商參數(shù)相關特征參數(shù)。主板芯片組能通過SPD來準確設定內(nèi)存工作狀態(tài)。每個DIMM的SPD數(shù)據(jù)讀寫時鐘線SCL和數(shù)據(jù)線SDA共享一條總線。
在每次讀取該EEPROM的時，北橋芯片先向該芯片發(fā)送3位片選信號和8位地址信息。然后經(jīng)過多條DIMM上的SPD信息協(xié)調(diào)，然后所選DIMM上的內(nèi)存SPD芯片的信息就會被記錄在北橋內(nèi)存控制器的寄存器（Register）中。
C．Registered內(nèi)存
標準化協(xié)會定義了兩種DDR內(nèi)存。一種是無緩沖DDR DIMM，主要應用在PC上。另一種是緩沖DDR DIMM，將PCB上PLL（Phase Locked Loop，鎖相環(huán)，調(diào)節(jié)時序、增加時鐘驅(qū)動力）與緩存寄存器（Register）結(jié)合在一起，解決了在服務器應用中隨著DIMM槽的增多，內(nèi)存系統(tǒng)各個引腳間的引線長度會產(chǎn)生較大差別，從而導致信號時序會產(chǎn)生錯位的問題。
原理很簡單，通過在內(nèi)存上添加鎖相環(huán)電路和寄存器，這樣內(nèi)存控制信號直接針對寄存器而不必直接針對數(shù)量龐大的內(nèi)存芯片。降低了控制芯片負載，提高信號的質(zhì)量，保證了數(shù)據(jù)同步。增強了系統(tǒng)的穩(wěn)定性，但對于單個的讀寫訪問，會滯后一個時鐘周期。
如下圖，內(nèi)存寄存器和鎖相環(huán)電路：
Register芯片的時鐘信號由PLL提供。PLL有一個時鐘輸入，一個Feedback反饋輸入，數(shù)個時鐘輸出和一個Feedback反饋輸出。通過調(diào)節(jié)FBin和SDRAM的時鐘相位差為零，使PLL時鐘輸入端和SDRAM的時鐘輸入端的相位差為零。PLL的兩個輸入間延遲為零，即FBin、CKin之間的相位差為零。同時所有輸出（包括FBout之間）的相位差都為零。
Register芯片時鐘輸入相位與SDRAM時鐘輸入相位的延遲，可以調(diào)節(jié)PLL到Register的走線長度和輸入電容來確保正常的地址、控制信號采樣。這兩個時鐘間的延遲在設計設計過程中可以根據(jù)實際情況做出控制優(yōu)化。Register芯片的時鐘輸入相位，在Raw card的設計中一般置為與SDRAM的時鐘輸入相位相同。
PLL電路對主板產(chǎn)生的時鐘信號進行跟蹤、鎖定，使主板時鐘電路與內(nèi)存模組保持同步，同時確保信號驅(qū)動寄存器和內(nèi)存芯片不產(chǎn)生時鐘漂移。
例如，在AMD 760MPX芯片組搭建的SMP系統(tǒng)中，可以通過調(diào)節(jié)北橋中內(nèi)存控制電路寄存器關于ECC的設置，來決定采用普通DDR內(nèi)存還是采用Registered內(nèi)存。
|
|
| |
|
|
|
|
|
|
|
|
 |
熱點文章 |
|
|
|
|
| |
挨踢(IT)也快樂 |
|
|
|
|
|
|
|
|
